Схема коррекции сигналов для комбинационных устройств автоматики на основе логического дополнения с контролем вычислений по паритету

Simpler than known structure of the system with error correction in calculations is proposed based on duplication and triplication of blocks with majority principle of choosing the values of signals. It is advisable to use the new fault-tolerant structure for automation devices with combinational logic. In fault-tolerant structure synthesis, the parity method is used to establish the fact of a fault in the main logic unit and the logical complement method is used determine incorrectly calculated output functions and to generate signals for their correction. The method also allows to adjust the values of incorrectly calculated functions. Structural diagram and description of error correction system are given. The synthesis algorithm of control equipment is described with minimization of the technical implementation complexity. The experiment results with control combinational circuits are given, confirming the high efficiency of proposed system structure with error correction.Предложена более простая структура системы с коррекцией ошибок в вычислениях, чем известные структуры, основанные на дублировании и троировании блоков с мажоритарным принципом выбора значений сигналов. Новую отказоустойчивую структуру целесообразно использовать для устройств автоматики с комбинационной логикой. При синтезе отказоустойчивой структуры применяется метод паритета для установления факта возникновения неисправности в контролируемом объекте и метод логического дополнения для определения неправильно вычисленных выходных функций и формирования сигналов для их коррекции. Приведена структурная схема системы с коррекцией ошибок и дано ее описание. Представлен алгоритм синтеза контрольного оборудования с минимизацией сложности его технической реализации. Результаты экспериментов с контрольными комбинационными схемами подтверждают высокую эффективность применения предложенной структуры системы с коррекцией ошибок

Способ построения семейства кодов с суммированием с наименьшим общим количеством необнаруживаемых ошибок в информационных векторах

The research results of the methods for formation of separable sum codes with the minimum number of undetectable errors in data vectors are presented. A formula for counting the number of undetectable errors in data vectors and codes family properties are given. A universal method for formation of such codes is shown, which makes it possible for each value of the data vector length to obtain a whole family of codes that also have different distributions of undetectable errors by type and multiplicity. An example of codes formation, methods for analyzing characteristics, code comparison are presented. A method for synthesizing coders of developed sum codes is suggested. Изложены результаты исследований способов построения разделимых кодов с суммированием с наименьшим общим количеством необнаруживаемых ошибок в информационных векторах. Приведены формулы подсчета числа необнаруживаемых ошибок в информационных векторах и свойства данного класса кодов. Представлен универсальный способ построения таких кодов, дающий для каждого значения длины информационного вектора возможность получения целого семейства кодов, обладающих к тому же различными распределениями необнаруживаемых ошибок по видам и кратностям. Приведены примеры построения кодов, методология анализа их характеристик, а также дано сравнение кодов между собой. Предложен метод синтеза кодеров разработанных кодов с суммированием

Синтез самопроверяемых схем встроенного контроля на основе метода логического дополнения до равновесного кода «2 из 4»

The article explores the peculiarities of self-checking integrated control circuits synthesis by the Boolean complement method based on the "2-out-of-4'' constant-weight code. The article describes the features of integrated control circuits implementation by the Boolean complement method. It is noted that it is possible to synthesize the structures of discrete devices, which have less structural redundancy than in situation of the control circuit implementation by the method of duplication. The effect in structural redundancy reducing is achieved by minimizing the complexity of the control logic block technical implementation and using checkers that are simpler in their structures than the comparator in the system of duplication. The article proposes a method of the integrated control circuit organization based on determining the values of control functions taking into account the maintenance of testability of elements of addition by modulo two in the Boolean complement block and the checker of the "2-out-of-4" code.Исследуются особенности синтеза самопроверяемых схем встроенного контроля по методу логического дополнения на основе равновесного кода «2 из 4». Описываются особенности реализации схем встроенного контроля по методу логического дополнения. Отмечается возможность синтеза структур дискретных устройств, имеющих меньшую структурную избыточность, чем при реализации схемы контроля по методу дублирования. Эффект в снижении структурной избыточности достигается за счет минимизации сложности технической реализации блока контрольной логики и использования более простых по своим структурам тестеров, чем компаратор в системе дублирования. Предлагается способ организации схемы встроенного контроля, основанный на доопределении значений контрольных функций с учетом обеспечения тестируемости элементов сложения по модулю два в блоке логического дополнения и тестера кода «2 из 4»

Sum code family formation method with undetectable error minimum in data vectors

The research results of the methods for formation of separable sum codes with the minimum number of undetectable errors in data vectors are presented. A formula for counting the number of undetectable errors in data vectors and codes family properties are given. A universal method for formation of such codes is shown, which makes it possible for each value of the data vector length to obtain a whole family of codes that also have different distributions of undetectable errors by type and multiplicity. An example of codes formation, methods for analyzing characteristics, code comparison are presented. A method for synthesizing coders of developed sum codes is suggested

Signal correction for combinational automation devices on the basis of Boolean complement with control of calculations by parity

Simpler than known structure of the system with error correction in calculations is proposed based on duplication and triplication of blocks with majority principle of choosing the values of signals. It is advisable to use the new fault-tolerant structure for automation devices with combinational logic. In fault-tolerant structure synthesis, the parity method is used to establish the fact of a fault in the main logic unit and the logical complement method is used determine incorrectly calculated output functions and to generate signals for their correction. The method also allows to adjust the values of incorrectly calculated functions. Structural diagram and description of error correction system are given. The synthesis algorithm of control equipment is described with minimization of the technical implementation complexity. The experiment results with control combinational circuits are given, confirming the high efficiency of proposed system structure with error correction

The self-checking integrated control circuits synthesis based on the boolean complement method to "2-out-of-4" constant-weight code

The article explores the peculiarities of self-checking integrated control circuits synthesis by the Boolean complement method based on the "2-out-of-4'' constant-weight code. The article describes the features of integrated control circuits implementation by the Boolean complement method. It is noted that it is possible to synthesize the structures of discrete devices, which have less structural redundancy than in situation of the control circuit implementation by the method of duplication. The effect in structural redundancy reducing is achieved by minimizing the complexity of the control logic block technical implementation and using checkers that are simpler in their structures than the comparator in the system of duplication. The article proposes a method of the integrated control circuit organization based on determining the values of control functions taking into account the maintenance of testability of elements of addition by modulo two in the Boolean complement block and the checker of the "2-out-of-4" code

THE PHI-PI(+) OMEGA-PI(+) RATIO FROM (N)OVER-BAR-P ANNIHILATIONS

A preliminary study of up three-prong annihilations into the channels K- K+ pi(+) and pi(-)pi(+)pi(+)pi(0) is presented for similar to 100-297 MeV/c ($) over bar n momenta. The extracted phi pi(+)/omega pi(+) production ratio shows that also in this channel, never measured before using an ($) over bar n beam, the OZI rule is strongly violated. RI Galli, Domenico/A-1606-2012; Iazzi, Felice/F-4490-2012; Villa, Mauro/C-9883-2009; Filippi, Alessandra/I-9530-201